雷鋒網(wǎng)按：本文作者李一雷，UCLA博士生，矽說(shuō)（微信號(hào)：silicon_talks）主筆。

近段時(shí)間，關(guān)注業(yè)界消息的朋友們可能會(huì)發(fā)現(xiàn)Wireline SerDes這部分突然就火起來(lái)了，動(dòng)不動(dòng)就出個(gè)大新聞。比如景略推出了56Gb/s的超高速SerDes、做SerDes的初創(chuàng)公司Kandou Bus融到了1500萬(wàn)美元，甚至于核彈廠Nvidia都要來(lái)?yè)揭荒_推出自己的NvLink。如此的盛景，不禁讓大家想起了十年前每家公司都在爭(zhēng)相推出自己的射頻芯片產(chǎn)品一樣。本文將分析Wireline產(chǎn)品繁榮背后的推動(dòng)因素。

| 摩爾定律衰落與異質(zhì)集成興起

摩爾定律發(fā)展至今一直是半導(dǎo)體行業(yè)的綱領(lǐng)性文件，在讓行業(yè)狂飆猛進(jìn)半個(gè)世紀(jì)之后，終于遇到了瓶頸。這個(gè)瓶頸第一來(lái)自于經(jīng)濟(jì)學(xué)，第二來(lái)自于物理定律。

從經(jīng)濟(jì)學(xué)的角度，本來(lái)摩爾定律的目標(biāo)就是通過(guò)工藝制程進(jìn)步縮小特征尺寸讓相同功能的芯片需要的晶圓面積更小。工藝制程進(jìn)步所需的研發(fā)成本和mask制作的NRE成本上升，而每塊芯片的制造成本下降。在之前的幾十年里，工藝制程研發(fā)成本和mask制作的NRE成本上升平攤到每塊芯片中不會(huì)抵消太多芯片制造成本的下降，從而使用新工藝的芯片的總成本相對(duì)于舊工藝會(huì)下降。然而，在最新的工藝中，由于新工藝的mask NRE成本非常高，生產(chǎn)的芯片必須出貨量非常大才能保證攤薄NRE成本上升，這對(duì)于很多芯片設(shè)計(jì)公司來(lái)說(shuō)風(fēng)險(xiǎn)很大。因此經(jīng)濟(jì)學(xué)角度對(duì)于摩爾定律的驅(qū)動(dòng)力大大下降了。

從物理學(xué)角度來(lái)說(shuō)，障礙主要來(lái)源于量子效應(yīng)和光刻精度。當(dāng)特征尺寸縮小到10nm的時(shí)候，柵氧化層的厚度僅僅只有十個(gè)原子那么厚，在那個(gè)時(shí)候會(huì)產(chǎn)生諸多量子效應(yīng)，導(dǎo)致晶體管的特性難以控制。

晶體管成本隨特征尺寸縮小而減小的趨勢(shì)正在慢慢趨緩

為了延續(xù)摩爾定律，半導(dǎo)體行業(yè)提出了異質(zhì)集成的方法。“異質(zhì)集成”顧名思義就是把使用不同工藝的芯片集成在一起，這種集成可以在封裝而不是在晶圓上完成。在傳統(tǒng)的SoC中，所有模塊必須使用同一種工藝。SoC中的數(shù)字電路模塊會(huì)希望使用先進(jìn)制程以實(shí)現(xiàn)更好的集成度以及更高的性能。然而，對(duì)于射頻、模擬以及混合信號(hào)模塊，先進(jìn)制程并不能帶來(lái)顯著的改善。由于先進(jìn)制程的電源電壓會(huì)偏低，模擬/射頻/模擬信號(hào)模塊的性能在先進(jìn)制程下反而可能更差。使用異質(zhì)集成的話，模擬/射頻/混合信號(hào)模塊等不需要最先進(jìn)工藝的模塊可以用較成熟且廉價(jià)的工藝實(shí)現(xiàn)，而數(shù)字模塊則可以由先進(jìn)工藝實(shí)現(xiàn)。不同模塊可以用封裝技術(shù)集成在同一封裝中，而模塊間的通訊則使用高速接口。

當(dāng)這種異質(zhì)技術(shù)真正成熟后，Marvell創(chuàng)始人Sehat Sutardja在ISSCC 2015演講中提到的MoChi架構(gòu)就能真正實(shí)現(xiàn)：不同工藝生產(chǎn)的芯片像樂(lè)高積木一樣集成在封裝里并使用通用的高速接口通信；當(dāng)需要一個(gè)新的模塊集成到系統(tǒng)中時(shí)只需要設(shè)計(jì)新的模塊芯片并改一下封裝即可，不再需要重新去設(shè)計(jì)并生產(chǎn)新的SoC。

異質(zhì)集成的MoChi結(jié)構(gòu)，ISSCC2015

可見(jiàn)異質(zhì)集成如果想要延續(xù)摩爾定律的輝煌，關(guān)鍵在于封裝技術(shù)和高速接口技術(shù)。對(duì)于封裝技術(shù)，業(yè)界一些廠商在力推TSV(Through Silicon Via)技術(shù)，即把多塊芯片用三維堆疊的形式放在一起，然后在不同的芯片間打通孔并制作銅連線，使得芯片間可以經(jīng)由這些連線實(shí)現(xiàn)通信。TSMC則在推廣2.5D技術(shù)CoWoS (Chip-on-Wafer-on-Substrate) 和InFO (Integrated Fan-Out) ，基本概念是把多塊芯片集成到同一塊載體(Interposer)并在載體上制作芯片間的連線。蘋(píng)果iPhone7中的A10處理器就使用了TSMC的InFO技術(shù)。

至于高速接口技術(shù)，就必須使用Wireline SerDes技術(shù)。對(duì)于異質(zhì)集成中的Wireline SerDes技術(shù)，其應(yīng)用特點(diǎn)是互聯(lián)長(zhǎng)度短（通常在1cm以內(nèi)），但是需要SerDes在提供高帶寬的情況下嚴(yán)格控制功耗，而且對(duì)于傳輸延遲有一定需求。

從技術(shù)角度分析，由于互聯(lián)線長(zhǎng)度短，因此在設(shè)計(jì)SerDes的時(shí)候?qū)τ诨ヂ?lián)線的衰減和頻域notch不用太過(guò)擔(dān)心。但是，由于異質(zhì)集成技術(shù)有很大的機(jī)會(huì)會(huì)用到移動(dòng)設(shè)備，因此功耗不能太大。有一個(gè)常用的指標(biāo)來(lái)衡量SerDes的性能，即能效（energy efficiency）。能效的單位是bit/pJ，即SerDes傳輸1bit數(shù)據(jù)所需要的能量。從物理上是pJ/bit又可以等效為Gb/s/mW，即SerDes以等效1Gb/s數(shù)據(jù)率傳輸數(shù)據(jù)時(shí)需要多少毫瓦。在各類SerDes文獻(xiàn)里常常可以看到這個(gè)指標(biāo)。

另一個(gè)技術(shù)要求是延遲，這個(gè)指標(biāo)很多論文不是經(jīng)常提到但是其實(shí)非常重要，尤其是在使用異質(zhì)集成的內(nèi)存接口（如HBM）中。從計(jì)算機(jī)架構(gòu)的角度來(lái)說(shuō)，一旦處理器在取數(shù)據(jù)時(shí)候發(fā)現(xiàn)數(shù)據(jù)必須到內(nèi)存里才能拿到，就很有可能必須停下來(lái)等數(shù)據(jù)，直到數(shù)據(jù)取回到處理器才能繼續(xù)工作。所以內(nèi)存接口的延遲越大，處理器等下來(lái)等的時(shí)間就會(huì)越長(zhǎng)，從而嚴(yán)重影響處理器運(yùn)行程序的效率，因此wireline SerDes的延遲必須越小越好。而且重要的一點(diǎn)是SerDes的延遲和帶寬并不是特別相關(guān)，完全可能出現(xiàn)帶寬很大但是延遲也很長(zhǎng)的情況。這就好比你如果用集裝箱大貨輪去運(yùn)貨，吞吐量（帶寬）很大，但是前期的準(zhǔn)備過(guò)程也很長(zhǎng)（申請(qǐng)，報(bào)批，裝貨等等），因此延遲和帶寬都很大。顯然，用在異質(zhì)集成中的SerDes我們希望帶寬大但是延遲很小，這就意味著SerDes PHY的傳輸協(xié)議需要比較簡(jiǎn)潔。

小結(jié)：Wireline SerDes技術(shù)是延續(xù)摩爾定律的異質(zhì)集成方案中的關(guān)鍵技術(shù)，此類SerDes的關(guān)鍵指標(biāo)是能效。

| 大數(shù)據(jù)與萬(wàn)物智能時(shí)代的來(lái)臨

在大數(shù)據(jù)與萬(wàn)物智能時(shí)代，我們用大數(shù)據(jù)去訓(xùn)練機(jī)器學(xué)習(xí)算法模型，從而給各種工業(yè)產(chǎn)品（汽車，家電等等）賦予人工智能。那么，大數(shù)據(jù)和萬(wàn)物智能又和wireline SerDes有什么關(guān)系呢？當(dāng)然有關(guān)！在大數(shù)據(jù)時(shí)代，如果說(shuō)聚集海量服務(wù)器的數(shù)據(jù)中心是人工智能的大腦，那么保證數(shù)據(jù)中心中數(shù)據(jù)自由在服務(wù)器間流動(dòng)的數(shù)據(jù)互聯(lián)就是大腦里的血管。而實(shí)現(xiàn)這“血管”的技術(shù)，就是wireline SerDes。在當(dāng)代大數(shù)據(jù)時(shí)代，為了實(shí)現(xiàn)大數(shù)據(jù)的可擴(kuò)展性存儲(chǔ)，會(huì)使用分布式數(shù)據(jù)庫(kù)。例如，你在訪問(wèn)Google之類的網(wǎng)站時(shí)，點(diǎn)擊一個(gè)“搜索”操作，會(huì)需要海量的數(shù)據(jù)才能完成你的搜索請(qǐng)求，而這些數(shù)據(jù)都不可能存儲(chǔ)在一臺(tái)服務(wù)器里，而是必然存儲(chǔ)在許多臺(tái)服務(wù)器中。那么，為了完成你的請(qǐng)求，這些數(shù)據(jù)最終都會(huì)需要匯聚到一臺(tái)或者幾臺(tái)服務(wù)器中，這就需要wireline。另外，隨著分布式運(yùn)算的流行，在數(shù)據(jù)中心，計(jì)算往往是在不同的服務(wù)器完成的，也需要使用wireline實(shí)現(xiàn)的數(shù)據(jù)互聯(lián)。

數(shù)據(jù)中心中的數(shù)據(jù)互聯(lián)

目前已經(jīng)有許多廠商在從事數(shù)據(jù)中心級(jí)數(shù)據(jù)互聯(lián)wireline的開(kāi)發(fā)，一個(gè)典型的例子就是InPhi，為數(shù)據(jù)中心同時(shí)提供基于光互聯(lián)和銅導(dǎo)線互聯(lián)的產(chǎn)品。用于數(shù)據(jù)中心的wireline主要要求是高帶寬，至于功耗之類的不是第一位的考量。數(shù)據(jù)中心的數(shù)據(jù)流往往是持續(xù)不斷的，因此高帶寬意味著高吞吐量。再回到之前提到的貨運(yùn)的比喻，數(shù)據(jù)中心的貨運(yùn)是持續(xù)不斷的高貨運(yùn)量，因此使用集裝箱貨輪是最合適的。雖然之前的準(zhǔn)備時(shí)間（延遲）很長(zhǎng)，但是這點(diǎn)時(shí)間（延遲）相對(duì)于后面貨運(yùn)（數(shù)據(jù)）的傳送時(shí)間來(lái)說(shuō)可以忽略不計(jì)。與芯片間互聯(lián)的數(shù)據(jù)互聯(lián)的關(guān)鍵區(qū)別是：芯片間互聯(lián)的數(shù)據(jù)流是突發(fā)的，每一筆請(qǐng)求都需要盡快處理，于是要求低延遲；而數(shù)據(jù)中心中的數(shù)據(jù)流是持續(xù)不斷的，完成每一筆請(qǐng)求的延遲要求不大（對(duì)用戶來(lái)說(shuō)Google上點(diǎn)了搜索按鈕后響應(yīng)時(shí)間是1毫秒還是100毫秒在感覺(jué)上并沒(méi)有區(qū)別），但是需要在單位時(shí)間內(nèi)處理盡可能多的請(qǐng)求，于是要求極高帶寬。

小結(jié)：Wireline技術(shù)也是大數(shù)據(jù)時(shí)代數(shù)據(jù)中心的關(guān)鍵技術(shù)，此類SerDes的關(guān)鍵指標(biāo)是高帶寬。

| Wireline的技術(shù)挑戰(zhàn)

對(duì)于芯片間互聯(lián)的wireline來(lái)說(shuō)，技術(shù)上主要的挑戰(zhàn)是如何平衡好帶寬，延遲，成本和功耗之間的平衡。為了實(shí)現(xiàn)高帶寬，最簡(jiǎn)單的做法就是增加芯片間的連線數(shù)量，但是封裝內(nèi)連線數(shù)量上升會(huì)導(dǎo)致成本上升。所以，為了降低成本，需要在帶寬不下降的情況下減少連線數(shù)量，也就是說(shuō)每根線上的數(shù)據(jù)帶寬需要夠大，而每根線上實(shí)現(xiàn)高數(shù)據(jù)帶寬往往需要更大的功耗。一種減小功耗的方法是減小互聯(lián)線上的信號(hào)擺幅同時(shí)使用較復(fù)雜的信號(hào)處理方法來(lái)恢復(fù)數(shù)據(jù)，而這往往會(huì)增加延遲。另一種減小功耗的方法是減小互聯(lián)線的長(zhǎng)度以減小信號(hào)衰減，而這就會(huì)需要更高級(jí)的封裝技術(shù)來(lái)實(shí)現(xiàn)高密度集成，也就是說(shuō)成本會(huì)上升。如何實(shí)現(xiàn)這幾個(gè)關(guān)鍵指標(biāo)的平衡是非常有挑戰(zhàn)性的。

芯片間Wireline互聯(lián)需要在帶寬，延遲，功耗和成本之間做權(quán)衡

對(duì)于數(shù)據(jù)中心的互聯(lián)來(lái)說(shuō)，關(guān)鍵的挑戰(zhàn)是如何低成本地實(shí)現(xiàn)高帶寬。光互聯(lián)可以實(shí)現(xiàn)非常高的帶寬，然而光互聯(lián)的成本很高。傳統(tǒng)的銅線互聯(lián)的成本較低，但是在實(shí)現(xiàn)數(shù)據(jù)中心的高帶寬通信時(shí)會(huì)遇到一些棘手的問(wèn)題，最關(guān)鍵的就是信號(hào)完整性問(wèn)題。數(shù)據(jù)中心的互聯(lián)線長(zhǎng)度很長(zhǎng)，因此會(huì)導(dǎo)致高頻信號(hào)的強(qiáng)烈衰減。除此之外，對(duì)數(shù)據(jù)中心級(jí)別的互聯(lián)線，必須考慮傳輸線效應(yīng)，在數(shù)據(jù)率很高的情況下必須考慮信號(hào)反射。這兩點(diǎn)都會(huì)導(dǎo)致信號(hào)完整性的問(wèn)題，在傳輸端完美的波形到了接收端就幾乎無(wú)法分辨。為了解決這個(gè)問(wèn)題，必須使用信道均衡技術(shù)（equalization），把數(shù)據(jù)重新變回原來(lái)的樣子。

典型的銅互聯(lián)頻率響應(yīng)，在高頻（15GHz）處有巨大衰減（>30 dB）

為了克服數(shù)據(jù)傳輸通道非理想性，需要使用equalization技術(shù)。左邊是未使用equalization時(shí)雜亂無(wú)章的數(shù)據(jù)眼圖，右邊是使用equalization后清晰的數(shù)據(jù)眼圖

| 結(jié)語(yǔ)

Wireline技術(shù)興起背后的推動(dòng)力包括異質(zhì)集成興起以及數(shù)據(jù)中心的需求。前者對(duì)應(yīng)連線距離短而高能效的SerDes，而后者則需要連線距離長(zhǎng)而高帶寬的SerDes。下篇文章中將會(huì)介紹一些wireline的關(guān)鍵技術(shù)，敬請(qǐng)期待。

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