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| 本文作者： 包永剛 | 2020-03-28 14:35 |
雷鋒網(wǎng)按：芯片按月甚至年計算的設計周期與AI算法按周甚至按天迭代的周期之前的矛盾越來越明顯，為了能夠保證設計出的芯片能夠更好地滿足快速迭代的算法，Gooogle團隊將AI強化學習方法應用于芯片設計中復雜的“布局”工作當中，獲得了顯著的效果提升。而兩大EDA巨頭Synopsys和Cadence也推出了具有AI功能的工具?？磥?，AI應用于AI芯片的趨勢已經(jīng)顯現(xiàn)。
圖片來源 ：iStockphoto
如今許多人在大量的資金支持下通過大量的工作來開發(fā)新的AI芯片，這些芯片的目的是更快和更高效地執(zhí)行AI算法。但問題在于，芯片的設計通常需要花費一兩年甚至三五年時間，并且機器學習（ML）算法的發(fā)展速度非?？?，這么長的芯片設計周期難以滿足算法更新的需求。
理想情況下，你設計出的芯片是能夠很好地滿足當今AI算法的需求，而不是兩到五年前的AI算法。而Google的解決方案是——讓AI設計AI芯片。
Arxiv網(wǎng)站上的一篇論文的作者寫道：“我們相信，AI將能夠縮短芯片的設計周期，在硬件與AI算法之間建立共生關系，并進一步推動彼此的進步?！薄?/p>
“我們已經(jīng)看到，有些算法或神經(jīng)網(wǎng)絡架構(gòu)在現(xiàn)有的AI加速器上效果不佳，因為加速器設計類似于兩年前，而那時這些神經(jīng)網(wǎng)絡架構(gòu)和算法并不存在?！?Google的高級研究科學家Azalia Mirhoseini表示，“如果縮短設計周期，我們可以縮小差距。”
Mirhoseini和高級軟件工程師Anna Goldie提出了一個神經(jīng)網(wǎng)絡，可以學習并設計一些需要耗費大量時間的部分，這個工作被稱作“布局”。在對芯片設計進行了足夠長時間的學習之后，它可以在不到24小時的時間內(nèi)為Google Tensor處理單元完成設計，在功耗、性能、面積（PPA）都超過了人類專家數(shù)周的設計成果。
布局之所以如此復雜且耗時，是因為它涉及到布局邏輯和內(nèi)存塊，或這些塊的群集（也稱為宏），要達到芯片功耗和性能最大化，而芯片面積最小。這當中面臨的挑戰(zhàn)是，必須在遵守互連密度規(guī)則的同時進行所有這些工作。
Goldie和Mirhoseini的目標之所以在芯片的布局，是因為即使使用當今的先進的設計工具，也需要人類專家花費數(shù)周的時間迭代才能得出可接受的設計。
Goldie和Mirhoseini將芯片布局建模為強化學習問題。與典型的深度學習不同，強化學習系統(tǒng)不會使用大量標記的數(shù)據(jù)進行訓練。相反，他們會邊做邊學，并在成功時根據(jù)有效信號調(diào)整網(wǎng)絡中的參數(shù)。在這種情況下，有效是降低功率、改善性能和減少面積組合的替代指標。
結(jié)果就是，布局機器人執(zhí)行的設計越多，其效果就會越好。
該團隊希望像他們一樣的AI系統(tǒng)能引領，在相同時間內(nèi)設計更多的芯片，并且運行速度更快、功耗更低、制造成本更低、芯片的面積更小的設計。
除了谷歌，雷鋒網(wǎng)此前也報道兩大EDA巨頭也開始在其芯片設計工具中加入AI。Synopsys推出的是用于芯片設計的自主AI應用程序——DSO.ai(Design Space Optimization AI)。DSO.ai通過獲取由芯片設計工具生成的大數(shù)據(jù)流，并用其來探索搜索空間、觀察設計隨時間的演變情況，同時調(diào)整設計選擇、技術參數(shù)和工作流程，以指導探索過程向多維優(yōu)化的目標發(fā)展。
Cadence也推出了新版Cadence數(shù)字全流程，這一新版的流程采用了支持機器學習（ML）功能的統(tǒng)一布局布線和物理優(yōu)化引擎等多項業(yè)界首創(chuàng)技術，吞吐量最高提升3倍，PPA最高提升20%。
總的來說，兩大EDA公司加入AI的芯片設計工具可以縮短芯片的設計時間高達10倍，芯片PPA提升20%。
參考資料：
2. https://arxiv.org/abs/2003.08445
3. https://arxiv.org/ftp/arxiv/papers/2003/2003.08445.pdf 雷鋒網(wǎng)
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