AI芯片支撐了AI變革了眾多行業(yè)，但芯片自動化設(shè)計工具EDA自1993年之后就放緩了創(chuàng)新的步伐，隨著半導(dǎo)體制造工藝的演進，芯片設(shè)計以及EDA工具們面臨著越來越大的挑戰(zhàn)。

好消息是，全球兩大EDA巨頭Synopsys和Cadence相繼發(fā)布了采用AI的設(shè)計工具，可以縮短芯片的設(shè)計時間高達10倍，芯片PPA提升20%。

兩大EDA巨頭產(chǎn)品相繼引入AI

上周，Synopsys宣布推出首個用于芯片設(shè)計的自主AI應(yīng)用程序——DSO.ai(Design Space Optimization AI)。這個AI推理引擎能夠在芯片設(shè)計的巨大求解空間里搜索優(yōu)化目標(biāo)。

根據(jù)三星設(shè)計平臺開發(fā)部執(zhí)行副總裁Jaehong Park的說法，原本需要多位設(shè)計專家耗時一個多月才可完成的設(shè)計，DSO.ai只要短短3天即可完成。

DSO.ai做了什么？如今，芯片設(shè)計是一個蘊藏著許多可優(yōu)化方案的巨大求解空間，其求解空間的規(guī)模是圍棋的數(shù)萬億倍。但要在如此巨大的空間進行搜索是一項非常費力的工作，在現(xiàn)有經(jīng)驗和系統(tǒng)知識的指導(dǎo)下仍需要數(shù)周的實驗時間。

除此之外，芯片設(shè)計流程往往會消耗并生成數(shù)TB的高維數(shù)據(jù)，這些數(shù)據(jù)通常在眾多單獨優(yōu)化的孤島上進行區(qū)分和分段。要創(chuàng)建最佳設(shè)計方案，開發(fā)者必須獲取大量的高速數(shù)據(jù)，并在分析不全面的情況下，即時做出極具挑戰(zhàn)的決策，這通常會導(dǎo)致決策疲勞和過度的設(shè)計約束。

DSO.ai引擎所做的，是通過獲取由芯片設(shè)計工具生成的大數(shù)據(jù)流，并用其來探索搜索空間、觀察設(shè)計隨時間的演變情況，同時調(diào)整設(shè)計選擇、技術(shù)參數(shù)和工作流程，以指導(dǎo)探索過程向多維優(yōu)化的目標(biāo)發(fā)展。

這個引擎使用了Synopsys研發(fā)團隊發(fā)明的機器學(xué)期來執(zhí)行大規(guī)模搜索任務(wù)，自主運行成千上萬的探索矢量，并實時獲取千兆字節(jié)的高速設(shè)計分析數(shù)據(jù)。

通過兩年多與學(xué)界以及產(chǎn)業(yè)界的合作，借助DSO.ai可以得到更加優(yōu)化的設(shè)計解決方案，加速芯片的上市時間，并且還能夠降低芯片的設(shè)計和制造總體成本。

本周三，另一大EDA巨頭Cadence也宣布推出已經(jīng)過數(shù)百次先進工藝節(jié)點成功流片驗證的新版Cadence數(shù)字全流程，進一步優(yōu)化功耗，性能和面積，廣泛應(yīng)用于汽車，移動，網(wǎng)絡(luò)，高性能計算和人工智能（AI）等各個領(lǐng)域。

這一新版的流程采用了支持機器學(xué)習(xí)（ML）功能的統(tǒng)一布局布線和物理優(yōu)化引擎等多項業(yè)界首創(chuàng)技術(shù)，吞吐量最高提升3倍，PPA最高提升20%，助力實現(xiàn)卓越設(shè)計。ML功能可以讓用戶用現(xiàn)有設(shè)計訓(xùn)練Cadence數(shù)字全流程iSpatial優(yōu)化技術(shù)，實現(xiàn)傳統(tǒng)布局布線流程設(shè)計裕度的最小化。

MediaTek公司計算和人工智能技術(shù)事業(yè)部總經(jīng)理Dr. SA Hwang說：“通過Innovus設(shè)計實現(xiàn)系統(tǒng)GigaOpt優(yōu)化器工具新增的ML能力，我們得以快速完成CPU核心的自動訓(xùn)練，提高最大頻率，并將時序總負余量降低80%。簽核設(shè)計收斂的總周轉(zhuǎn)時間可以縮短2倍?！?/strong>

三星電子代工設(shè)計平臺開發(fā)執(zhí)行副總裁Jaehong Park則表示，“Cadence數(shù)字全流程的iSpatial技術(shù)可以精確預(yù)測完整布局對PPA的優(yōu)化幅度，實現(xiàn)RTL，設(shè)計約束和布局布線的快速迭代，總功耗減少6%，且設(shè)計周轉(zhuǎn)時間加快3倍。同時，Cadence獨特的ML能力讓我們在Samsung Foundry的4nm EUV節(jié)點訓(xùn)練設(shè)計模型，實現(xiàn)了5%額外性能提升和5%漏電功率減少。”

芯片設(shè)計終于迎來變革

EDA（Electronic design automation，電子設(shè)計自動化），是指利用計算機輔助設(shè)計（CAD）軟件來完成超大規(guī)模集成電路（VLSI）芯片的功能設(shè)計、綜合、驗證、物理設(shè)計（包括布局、布線、版圖、設(shè)計規(guī)則檢查等）等流程的設(shè)計方式。

在EDA出現(xiàn)之前，設(shè)計人員必須手工完成集成電路的設(shè)計、布線等工作，物理設(shè)計人員需要處理每一個晶體管，甚至是那些組成邏輯門（如NAND、NOR以及其他邏輯功能等）的晶體管。但隨著摩爾定律的發(fā)展，更大、性能也更強的芯片（die）被制造出來，再讓設(shè)計者們處理每一個晶體管變得越來越不現(xiàn)實。

于是，整個產(chǎn)業(yè)把目光轉(zhuǎn)向了抽象化（abstraction）——即在一個更高的層次上進行設(shè)計，而把那些底層的細節(jié)都歸并到庫和CAE（Computer Aided Engineering，計算機輔助工程）工具中——就類似于軟件產(chǎn)業(yè)所做的事情。

CAE系統(tǒng)配備了專門用于IC設(shè)計的硬件和軟件的計算機，但當(dāng)時能夠使用計算機輔助設(shè)計（CAD，Computer Aided Design）的只有實力強大的半導(dǎo)體公司的團隊，這些團隊中的設(shè)計人員技藝精湛，擅長復(fù)雜的邏輯和物理設(shè)計、庫和過程開發(fā)、封裝以及其他一些專業(yè)方面。

專用集成電路（ASICs，applicationspecific ICs）的出現(xiàn)改變了這一情形，ASIC可以讓設(shè)計者們不需要了解IC的物理版圖、加工工藝，或者說，事實上他們根本不需了解任何非數(shù)字層面的東西，讓更多的人可以追逐摩爾定律的浪潮。

設(shè)計自動化行業(yè)認識到了這一點， 并創(chuàng)造了一些半定制和定制（ semi-customandcustom）方法，使得系統(tǒng)設(shè)計師們不需要達到CAD工程師那樣的理解水平就能設(shè)計硅片。當(dāng)然，通過支持ASIC設(shè)計，CAE工作站和EDA系統(tǒng)得到了迅速擴張，系統(tǒng)設(shè)計者也比哪些內(nèi)部CAD團隊更加開放。

但摩爾定律的持續(xù)發(fā)揮作用，即便有了支持ASIC設(shè)計的EDA，要設(shè)計大型電路依舊是一個艱巨的任務(wù)，同時，為了達到更高的生產(chǎn)率水平，需要心意層次的抽象化。

這時，設(shè)計的方法需要進一步提升，其中的一個關(guān)鍵是，由設(shè)計界提出的新層次的抽象化，在CAE的幫助下轉(zhuǎn)化為生產(chǎn)力，成為了產(chǎn)業(yè)界的標(biāo)準(zhǔn)。這即是所謂的寄存器傳輸級（RTL，Register-Transfer Level）抽象。于是設(shè)計自動化公司們意識到它們需要跟進到RTL并努力提高設(shè)計人員的生產(chǎn)力，Synopsys在推進抽象化前沿發(fā)展做出了重大的貢獻。

RTL進一步擴展了芯片設(shè)計群體，就像系統(tǒng)設(shè)計工具擴展了ASIC設(shè)計群體那樣。

但自EDA從1993年進入成熟使其之后，這個領(lǐng)域的創(chuàng)新就開始放緩?？上У氖?，芯片行業(yè)的挑戰(zhàn)依舊在快速增加，即便有更好的模擬與仿真技術(shù)和IP市場的發(fā)展，隨著2007年SoC成為人們關(guān)注的焦點，并且摩爾定律也在放緩，EDA面臨著更大的挑戰(zhàn)。

所以，而這一次，兩大EDA巨頭在其產(chǎn)品中引入AI，可謂是EDA行業(yè)自進入成熟期時候難得看到的創(chuàng)新。但業(yè)界對于新產(chǎn)品的接受程度以及影響力，還需要等到更多用戶使用Cadence和Synopsys的產(chǎn)品之后才能得出結(jié)論。

雷鋒網(wǎng)參考 清華大學(xué)出版社出版的《電路與系統(tǒng)簡史》 雷鋒網(wǎng)雷鋒網(wǎng)

相關(guān)文章：

為什么海思和寒武紀(jì)想更快設(shè)計出AI芯片都“盯著”Cadence？

Cadence公布人工智能芯片Tensilica DNA 100，性能提升4.7倍，能耗比提升2.3倍

雷峰網(wǎng)原創(chuàng)文章，未經(jīng)授權(quán)禁止轉(zhuǎn)載。詳情見轉(zhuǎn)載須知。