芯片產(chǎn)業(yè)在過去幾年間進(jìn)入了大眾視野，重要的工業(yè)軟件EDA（Electronic Design Automation，電子設(shè)計(jì)自動(dòng)化）因?yàn)槭?“卡脖子”的技術(shù)也受到了廣泛關(guān)注，國產(chǎn)高性能EDA成為了中國集成電路產(chǎn)業(yè)發(fā)展實(shí)現(xiàn)突破的關(guān)鍵。

長期以來，EDA市場被國外公司壟斷，EDA的國產(chǎn)化率僅10%左右，面對(duì)巨頭過去二三十年里構(gòu)筑的技術(shù)和商業(yè)壁壘，實(shí)現(xiàn)突破挑戰(zhàn)非常大。

機(jī)會(huì)出現(xiàn)在2000年后，隨著先進(jìn)半導(dǎo)體制程的發(fā)展，芯片設(shè)計(jì)的成本迅速升高，業(yè)界期待新的超效率的工具支持芯片設(shè)計(jì)復(fù)雜度的提升，進(jìn)入EDA2.0的時(shí)代。

芯華章董事長兼CEO王禮賓在今年6月份的時(shí)候就介紹過，“目前我們正在使用的EDA設(shè)計(jì)制造流程都是基于2000年左右開始形成的基礎(chǔ)，可以稱之為‘EDA 1.0’。之后20多年EDA的發(fā)展，都是在1.0上逐漸增加各種內(nèi)容，比如基于FPGA的驗(yàn)證、低功耗設(shè)計(jì)、基于IP組件的設(shè)計(jì)復(fù)用等。這些疊加式的改進(jìn)基于EDA 1.0，不斷提升EDA設(shè)計(jì)的效率，但是從抽象層級(jí)、設(shè)計(jì)方法學(xué)角度看，沒有出現(xiàn)很大的改變，可以認(rèn)為一直到今天我們都還處于‘EDA 1.X’的發(fā)展過程中?！?/p>

那么，EDA 2.0時(shí)代的產(chǎn)品有哪些特性？EDA 2.0會(huì)帶來怎樣的變革？

現(xiàn)有EDA的痛點(diǎn)是什么？

EDA工具貫穿于芯片設(shè)計(jì)的整個(gè)流程，其中驗(yàn)證需要花費(fèi)大量成本。根據(jù)市場研究機(jī)構(gòu)IBS的數(shù)據(jù)，從16/14nm節(jié)點(diǎn)開始，驗(yàn)證和軟件在芯片設(shè)計(jì)中就占據(jù)非常高的成本。

來源IBS

就驗(yàn)證而言，現(xiàn)有的芯片設(shè)計(jì)公司普遍面臨三大痛點(diǎn)。

王禮賓在芯華章今天的發(fā)布會(huì)上表示，EDA工具缺乏兼容性、數(shù)據(jù)的碎片化、EDA工具缺乏創(chuàng)新是驗(yàn)證環(huán)節(jié)普遍面臨的痛點(diǎn)。

芯華章董事長兼CEO王禮賓

具體來說，雖然每個(gè)EDA工具都能解決相應(yīng)的問題，但是由于算法引擎上不能進(jìn)行有效的交互與共享，無法做到互聯(lián)互通、相互反饋，使得許多時(shí)候芯片研發(fā)是在重復(fù)造輪子，甚至有使用不同的工具進(jìn)行驗(yàn)證，得到的結(jié)果并不一致。

數(shù)據(jù)的碎片化問題，則降低了驗(yàn)證重用的可能性，讓結(jié)果的調(diào)試分析和驗(yàn)證收斂變得更加困難，比如在芯片長達(dá)1-2年的驗(yàn)證流程中，往往會(huì)使用不只一種工具，每種工具都能產(chǎn)生驗(yàn)證覆蓋率，但是融合共享覆蓋率卻遲遲難以實(shí)現(xiàn)。

業(yè)內(nèi)有一個(gè)普遍的共識(shí)，在碎片化問題影響下，數(shù)字驗(yàn)證中的激勵(lì)移植、重復(fù)編譯、碎片化調(diào)試所浪費(fèi)的時(shí)間占到總體驗(yàn)證時(shí)間的30%以上。

EDA工具缺乏創(chuàng)新的關(guān)鍵原因是，現(xiàn)在的主流工具經(jīng)歷了過去10-20年的發(fā)展，積累了陳舊的技術(shù)包袱，這些技術(shù)包袱使得工具很難和人工智能、云原生這些先進(jìn)技術(shù)融合。更重要的是，目前主流的工具組合形成的平臺(tái)其實(shí)沒有從架構(gòu)之初就進(jìn)行全盤考慮，難以融合并提供相互兼容的全面解決方案。

王禮賓認(rèn)為，EDA技術(shù)必須全面進(jìn)階，在底層框架上進(jìn)行創(chuàng)新，支持多種處理器架構(gòu)，支持云原生、人工智能等技術(shù)，關(guān)鍵的，必須從方法學(xué)上有所創(chuàng)新。

支持AI和云原生的EDA如何提高芯片設(shè)計(jì)效率？

芯華章首席科學(xué)家TC Lin說，“EDA 2.0白皮書里提出的三個(gè)關(guān)鍵路徑：開放與標(biāo)準(zhǔn)化，自動(dòng)化、智能化，平臺(tái)與服務(wù)，都是解決目前芯片設(shè)計(jì)行業(yè)普遍痛點(diǎn)，提升效率的關(guān)鍵。”

芯華章是基于統(tǒng)一的底層框架智V驗(yàn)證平臺(tái)，打造融合AI和云原生的全新EDA，今天發(fā)布了四款產(chǎn)品：高性能FPGA原型驗(yàn)證系統(tǒng)樺捷（HuaPro-P1）、國內(nèi)領(lǐng)先的數(shù)字仿真器穹鼎（GalaxSim-1.0）、新一代智能驗(yàn)證系統(tǒng)穹景（GalaxPSS）、國內(nèi)率先基于字級(jí)建模的可擴(kuò)展形式化驗(yàn)證工具穹瀚（GalaxFV）。

“這組王炸是一個(gè)開始，希望可以讓我們的芯片產(chǎn)業(yè)實(shí)現(xiàn)‘王炸在手，驗(yàn)證自由’！”王禮賓說。

“我們的新產(chǎn)品都基于統(tǒng)一平臺(tái)FusionVerify Platform，這樣不僅可以讓工具更易于使用，讓工具的使用效率大幅提升，借助平臺(tái)還可以產(chǎn)生新的使用模式和解決方案?！?TC Lin介紹。

“基于FusionVerify Platform平臺(tái)，我們把驗(yàn)證工具放上云，通過平臺(tái)及云原生的技術(shù)，可以統(tǒng)一云資源的調(diào)度界面和使用，達(dá)到較高的資源利用及資源調(diào)動(dòng)的靈活性?！?/p>

比技術(shù)挑戰(zhàn)更大的就是人才挑戰(zhàn)，解決人才挑戰(zhàn)一方面可以通過人才的培養(yǎng)，另一方面，更加易用和高效EDA工具，也可以降低芯片設(shè)計(jì)的門檻和對(duì)芯片人才的要求。

“我們會(huì)全力和業(yè)界合作，推動(dòng)開放、標(biāo)準(zhǔn)的設(shè)計(jì)環(huán)境。大家可以期待芯華章以EDA 2.0的理念，持續(xù)開發(fā)新的產(chǎn)品，與合作伙伴一起促進(jìn)整個(gè)IC設(shè)計(jì)產(chǎn)業(yè)的進(jìn)步和提升?！?TC Lin表示。

想要更深入了解EDA 2.0，請(qǐng)關(guān)注2021年12月10日在深圳中洲萬豪酒店舉辦的2021 全球人工智能與機(jī)器人大會(huì)（簡稱 GAIR 2021）集成電路高峰論壇，上午的國產(chǎn)高端芯片論壇，來自學(xué)界、產(chǎn)業(yè)界和投資界的嘉賓將從EDA、芯片設(shè)計(jì)、投資的角度共同探討國產(chǎn)高端芯片的過去發(fā)展和未來機(jī)遇。

下午的RISC-V論壇將邀請(qǐng)同樣會(huì)邀請(qǐng)RISC-V領(lǐng)域的學(xué)界嘉賓以及推動(dòng)RISC-V生態(tài)發(fā)展的企業(yè)代表，共同深入、全方位探討AI 芯片、RISC-V芯片技術(shù)突破、產(chǎn)品落地、生態(tài)建設(shè)、市場機(jī)遇。

芯華章副總裁傅強(qiáng)也將在GAIR 2021國產(chǎn)高端芯片論壇分享更多關(guān)于EDA 2.0的思考。

更多信息請(qǐng)查看GAIR 2021官網(wǎng)。雷峰網(wǎng)(公眾號(hào)：雷峰網(wǎng))雷峰網(wǎng)

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