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| 本文作者： 我在思考中 | 2021-12-20 11:34 |
編輯 | 青暮
受新冠疫情影響，近年來多數(shù)學(xué)術(shù)會議都轉(zhuǎn)到了線上進(jìn)行。延期半年后，此次以線下形式進(jìn)行的DAC會議給從業(yè)者提供了難得的見面與交流機(jī)會。而部分作者未能到場的論文將在之后的virtual session進(jìn)行分享。
除學(xué)術(shù)交流外，DAC一直以來也是全球EDA工具、Foundry、IP提供商的盛會。在兩層的展區(qū)中可以看到眾多EDA公司提供的精彩展示，其產(chǎn)品內(nèi)容涵蓋芯片設(shè)計(jì)流程中幾乎所有的步驟。在EDA三大家之外的很多名不見經(jīng)傳的小公司的產(chǎn)品也能讓人眼前一亮。在展廳中，一些公司甚至使用了飛刀雜耍以及脫口秀式的宣傳方式，營造了難得的熱鬧場面。
作為頂尖的EDA會議，DAC每年所邀請的演講嘉賓自然而然地成為了全場關(guān)注的重點(diǎn)。這次DAC邀請到了不少傳奇人物來分享關(guān)于EDA行業(yè)的研究觀點(diǎn)和趨勢觀察。
Jeff Dean
第一天， Google大神、Google AI的領(lǐng)導(dǎo)人Jeff Dean，進(jìn)行了題為"機(jī)器學(xué)習(xí)在硬件設(shè)計(jì)中的潛力"的主題演講。近年來，谷歌研究了不少深度學(xué)習(xí)在EDA方面的應(yīng)用，其中最著名的是他們?nèi)ツ臧l(fā)表在Nature上的工作，通過強(qiáng)化學(xué)習(xí)自動進(jìn)行macro placement，并真正應(yīng)用于Google的硬件加速器TPU的設(shè)計(jì)過程。
Jeff在演講中提到了Google使用深度學(xué)習(xí)優(yōu)化整個(gè)芯片設(shè)計(jì)流程的工作，主要分為三個(gè)部分，對于芯片設(shè)計(jì)的三個(gè)主要階段。如下圖所示，演講包括使用深度學(xué)習(xí)加速1.架構(gòu)搜索和RTL綜合，2. 驗(yàn)證，3. 芯片布局繞線。
在架構(gòu)搜索階段，Google提出了叫做FAST的架構(gòu)自動對硬件加速器的設(shè)計(jì)進(jìn)行優(yōu)化，他們使用了Google自己的黑盒優(yōu)化器Vizier進(jìn)行搜索。對于驗(yàn)證階段的工作，Google提出了使用圖神經(jīng)網(wǎng)絡(luò)(GNN)對RTL階段的芯片設(shè)計(jì)進(jìn)行分析處理。對于布局布線部分，重點(diǎn)自然就是發(fā)表在Nature的macro placement工作。
正式Keynote結(jié)束后，我們也和Jeff就ML for EDA進(jìn)行了討論。Jeff肯定了現(xiàn)有的商業(yè)EDA工具的表現(xiàn)。當(dāng)我們問到在EDA方面，是否直接生成結(jié)果的強(qiáng)化學(xué)習(xí)方法將會取代僅進(jìn)行預(yù)測的ML模型時(shí)，他認(rèn)為兩者在未來都將發(fā)揮重要作用。
Bill Dally
第二天的keynote演講者是Nvidia首席科學(xué)家Bill Dally，他的演講題目為”GPUs, Machine Learning, and EDA“。Bill Dally的演講結(jié)構(gòu)清晰，概括了Nvidia如何使用GPU幫助ML，同時(shí)如何用GPU和ML幫助EDA發(fā)展。
GPU對于ML的促進(jìn)作用是大家最為熟悉的，Bill首先介紹了GPU對深度學(xué)習(xí)的架構(gòu)優(yōu)化與Nvidia開發(fā)的深度學(xué)習(xí)加速器。而近年來出現(xiàn)了不少使用GPU加速解決EDA問題的工作，最著名的就是19年由UT Austin與Nvidia合作，同時(shí)獲得DAC與TCAD最佳論文的DREAMPlace。Bill也提到了用GPU加速timing simulation。
在ML for EDA方面，近年來Nvidia也做出了大量工作，包括使用不同ML模型對IR drop、功耗、寄生參數(shù)進(jìn)行預(yù)測。除了這些預(yù)測工作，Nvidia也提出了NVcell，使用強(qiáng)化學(xué)習(xí)方法直接生成優(yōu)化的standard cell設(shè)計(jì)。縱觀整個(gè)keynote，可以說在Bill的領(lǐng)導(dǎo)下，Nvidia Research對EDA方面的科研工作是比較充分的。
Joe Costello
第三天的keynote演講者是EDA傳奇人物、Cadence第一任CEO Joe Costello。他的演講技術(shù)內(nèi)容較少，主要從商業(yè)角度鼓勵(lì)EDA業(yè)界擁抱變化。談到的變化包括使用云計(jì)算平臺，使用新的商業(yè)模式，使用開源生態(tài)系統(tǒng)，支持后摩爾定律時(shí)代的架構(gòu)設(shè)計(jì)，以及熟悉政策變化。
另外值得一提的是，他大力批評了美國政府對中國的貿(mào)易戰(zhàn)以及半導(dǎo)體產(chǎn)業(yè)的制裁，認(rèn)為這反而激發(fā)了中國對支持半導(dǎo)體產(chǎn)業(yè)的共識與巨額投資。他表示由于中國近年出現(xiàn)的上千家硬件初創(chuàng)公司，五年之后中國將成為EDA的最大市場。
第四天的keynote由UC Bekeley教授， SqueezeNet的作者Kurt Keutzer提供。他的演講主要回顧了深度學(xué)習(xí)的發(fā)展史，同時(shí)區(qū)分了人工智能，機(jī)器學(xué)習(xí)，和深度學(xué)習(xí)的概念。他鼓勵(lì)EDA從業(yè)者在應(yīng)用和模型層面探索高效率的ML方法。
除了正式的keynote，DAC還提供了三場skytalk，類似于較小規(guī)模的keynote。第一天由微軟Azure介紹他們?yōu)樾酒O(shè)計(jì)與ML提供的云服務(wù)。他們認(rèn)為云計(jì)算在安全和擴(kuò)展性上展現(xiàn)了巨大優(yōu)勢。第二天由IBM介紹他們在深度學(xué)習(xí)加速器方面的探索，尤其是超低精度下的模型訓(xùn)練和預(yù)測方法。第三天由AMD介紹先進(jìn)封裝技術(shù)，例如chiplet對于未來計(jì)算硬件的重要性。
另外，大會也邀請了各大公司通過大量的presentation和poster來分享他們最新的研究進(jìn)展和趨勢觀察。這種學(xué)界與工業(yè)界的緊密結(jié)合與交流體現(xiàn)了EDA行業(yè)的特點(diǎn)，同時(shí)也是DAC會議的優(yōu)秀傳統(tǒng)。
本次DAC一共收錄了215篇研究論文，涵蓋的內(nèi)容非常廣泛。受篇幅所限，我們只能夠?qū)Λ@得最佳論文與提名的文章進(jìn)行簡單介紹。在本次線下活動中，共有三篇論文獲得最佳論文提名。
該獎(jiǎng)項(xiàng)今天剛剛揭曉！
UC Berkeley的"Gemmini: Enabling Systematic Deep-Learning Architecture Evaluation via Full-Stack Integration"榜上有名。這篇文章作者眾多，也可以看出充分的工程投入。值得一提的是，該工作也成為了UC Berkeley基于RISC-V的硬件開源生態(tài)chipyard的一部分。而這個(gè)生態(tài)也包括著名的Rocket Chip以及Chisel。
論文鏈接：https://people.eecs.berkeley.edu/~ysshao/assets/papers/genc2021-dac.pdf
根據(jù)文章介紹，大部分已有的深度學(xué)習(xí)硬件的生成器(generator)只考慮加速器本身的性能，而沒有考慮整個(gè)系統(tǒng)層級的性能。
本文提出Gemmini，這是一種開源的全棧式DNN加速器設(shè)計(jì)框架。使用Gemmini生成的硬件加速器已經(jīng)被成功流片，并且取得了與商業(yè)加速器NVDLA接近的性能。在Gemmini中，設(shè)計(jì)師不僅能選擇不同的加速器結(jié)構(gòu)，同時(shí)也能配置整個(gè)搭載了加速器的基于RISC-V的SoC，并且這個(gè)SoC提供軟件支持。設(shè)計(jì)者可以在OS上直接運(yùn)行需要優(yōu)化的DNN應(yīng)用。
文章最后提供了兩個(gè)使用Gemmini的進(jìn)行設(shè)計(jì)的例子，分別是探索虛擬地址轉(zhuǎn)換的設(shè)計(jì)方式，與探索內(nèi)存資源的分配方式。
除此之外，獲得最佳論文提名的還有Maryland University的"A Resource Binding Approach to Logic Obfuscation"。
論文鏈接：https://eprint.iacr.org/2021/252.pdf
根據(jù)文章介紹，設(shè)計(jì)者為了保護(hù)IP設(shè)計(jì)，避免惡意的foundry對IP進(jìn)行竊取或者逆向工程，需要引入額外的設(shè)計(jì)給IP上鎖，使得IP的功能取決于設(shè)定的密碼。這個(gè)過程叫做logic locking或者obfuscation。然而，現(xiàn)有的方法無法兼顧多種安全需求。
為了解決這一缺陷，相比于多數(shù)在gate-level才進(jìn)行上鎖的工作，本文提出在更高層的high-level synthesis的resource binding步驟中，利用架構(gòu)層面的知識來對整個(gè)IP進(jìn)行上鎖。結(jié)果表明，通過對binding與上鎖進(jìn)行協(xié)同設(shè)計(jì)，這種方法獲得了上鎖效果的巨大提升。
另一篇獲得最佳論文提名的是UT Austin與Intel合作的"DNN-Opt: An RL Inspired Optimization for Analog Circuit Sizing using Deep Neural Networks"。
論文鏈接：https://arxiv.org/pdf/2110.00211.pdf
文章提出了一種高效的對于模擬電路進(jìn)行g(shù)ate-sizing優(yōu)化的方法。借鑒于強(qiáng)化學(xué)習(xí)方法，作者同時(shí)訓(xùn)練了兩個(gè)深度學(xué)習(xí)模型，其中critic-network負(fù)責(zé)評估每一次gate-sizing的效果，而actor-network負(fù)責(zé)選擇效果最好的sizing方式。但這種方法依然是監(jiān)督式學(xué)習(xí)而并不是強(qiáng)化學(xué)習(xí)。
另外為了減小搜索空間，文章提出了分析每種優(yōu)化操作對于最終目標(biāo)的影響(sensitivity)。對于影響小于閾值的優(yōu)化操作不進(jìn)行搜索。實(shí)驗(yàn)證明，無論在是較小的電路設(shè)計(jì)還是大規(guī)模工業(yè)界的電路設(shè)計(jì)中，本文的方法都能大幅減少需要的搜索次數(shù)，對應(yīng)更少的設(shè)計(jì)時(shí)間。
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