0
臺積電在第26屆技術(shù)研討會上，詳細介紹了其7nm N7、 5nm N5、N4和3nm N3工藝節(jié)點的進展，還分享了如何繼續(xù)擴展3nm以下的工藝節(jié)點以及其3D Fabric架構(gòu)。
臺積電領(lǐng)先英特爾和三星，率先量產(chǎn)7nm工藝節(jié)點，幫助英特爾的競爭對手AMD等公司的發(fā)展。盡管如此，臺積電仍然未放慢其創(chuàng)新的步伐，計劃在2022年開始量產(chǎn)3nm芯片，而其競爭對手英特爾計劃在2022年末或2023年初推出其7nm技術(shù)。
臺積電先進制程
與N7相比，臺積電5nm N5 工藝采用了EUV技術(shù)，具有完整的節(jié)點擴展優(yōu)勢。臺積電稱，在相同功率下，N5工藝的性能比N7提高了15%，功耗消耗降低30%，邏輯密度提高1.8倍。
此外，N5的缺陷密度學習曲線比N7快，這就意味著其5nm工藝節(jié)點將比其上一節(jié)點更快地達到更高的良率。
臺積電還為高性能應用開發(fā)了增強型N5P節(jié)點，計劃于2021年投入使用，與N5相比，在功率相同的情況下，N5P的性能提升了5%，功耗降低10%。
Ampere Computing的創(chuàng)始人兼首席執(zhí)行官Renee Jones在此次研討會上表示，已經(jīng)有很多公司使用該N5工藝制造下一代服務器芯片，這意味著臺積電已克服大部分5nm工藝節(jié)點中的設(shè)計和制造障礙。
臺積電表示，其5nm芯片將在Fab 18進行生產(chǎn)，這是臺積電的第四家超大晶圓廠（Gigafab）和首家5nm晶圓廠。Fab 18自2018年破土動工，一年之后開始遷入1300多套晶圓廠工具，耗時8個月。Fab 18于2020年第二季度開始量產(chǎn)N5，并計劃每年處理大約1百萬個12英寸晶圓。
由于臺積電5nm N4節(jié)點與在N5節(jié)點上的IP兼容，因此N4節(jié)點生產(chǎn)可提供直接遷移，不過在其性能、功率和密度上都未透露更多細節(jié)，但可以知道 N4需要的掩膜層更少。臺積電計劃在2021年第四季度開始N4風險生產(chǎn)，并在2022年實現(xiàn)量產(chǎn)。
該公司還表示，其3nm N3節(jié)點將于2021年開始風險量產(chǎn)，并在2022年下半年大批量生產(chǎn)，此節(jié)點可提供比N5更完整的擴展能力，性能提升10-15%，功耗降低25-30%，密度提高70%。該工藝節(jié)點繼續(xù)使用FinFET架構(gòu)，SRAM密度增加20%，模擬密度增加10%。
對于7nm工藝節(jié)點，臺積電再次宣稱要在該節(jié)點上達到10億顆出貨量，該節(jié)點目前已有140多種設(shè)計，計劃在年底之前推出200款設(shè)計。
3nm之后，尋求先進技術(shù)和新材料
在3nm以下的工藝制程中，臺積電也在努力定義并做出突破。在研討會上，臺積電分享了一些行業(yè)進步，但未透露具體的技術(shù)細節(jié)。臺積電將納米片和納米線列為先進技術(shù)，并將新材料（例如高遷移率通道、2D晶體管和碳納米管）列為研究對象。
臺積電在納米片技術(shù)方面擁有超過15年的經(jīng)驗，并已證明其可以生產(chǎn)工作在0.46V的32Mb納米片SRAM器件。臺積電還確定了集中適用于2D的非硅材料，這些材料可以將溝道厚度縮小代1nm以下。此外，臺積電還同碳納米管器件公司展開合作。
在研發(fā)方面，臺積電持續(xù)加大投入，僅在2019年就投入了29.6億美元。另外在臺積電高級副總裁Kevin zhang在預先錄制的視頻中表示，將在公司總部附件建立了一個新的研發(fā)中心，配備8000名工程師，該研發(fā)中心將專注于研究2nm芯片等產(chǎn)品，預計在2021年完成第一階段建設(shè)。
整合先進封裝技術(shù)，命名為臺積電3D Fabric
臺積電認為，先進的封裝技術(shù)是進一步實現(xiàn)密度擴展的關(guān)鍵，而3D封裝技術(shù)則是最佳的發(fā)展方向，業(yè)界內(nèi)的其他公司持同樣的態(tài)度，
本月中旬，三星向外界展示了其3D封裝技術(shù)，并計劃在明年同臺積電在芯片封裝方面展開競爭。據(jù)報道，三星的3D封裝技術(shù)名為“eXtended-Cube” ，簡稱“X-Cube”，是一種利用垂直電氣連接的封裝解決方案，允許多層超薄疊加，利用直通硅通孔技術(shù)來打造邏輯半導體，目前已經(jīng)能用于7nm制程工藝。
臺積電CoWoS封裝技術(shù)
相比而言，臺積電在晶圓級封裝方面已經(jīng)擁有強大的3D封裝技術(shù)組合，例如CoWoS、InFO、CoW、WoW等。臺積電目前正將這些技術(shù)整合為“臺積電3D Fabric”， 將小芯片、高帶寬內(nèi)存和專用IP組合在一起構(gòu)成異構(gòu)封裝，這似乎也是其3D封裝技術(shù)的品牌計劃。
臺積電將3D Fabric框架與SoIC組（CoW和WoW）下的前端3D堆疊技術(shù)相結(jié)合，并將后端3D堆疊技術(shù)與InFo和CoWoS子組相結(jié)合，這些技術(shù)的集合支持多種封裝選項。此外，臺積電也已開發(fā)出新的LSI（本地SI互連）變體的InFo和CoWoS封裝。
本文編譯自：
https://www.tomshardware.com/news/tsmc-5nm-4nm-3nm-process-node-introduces-3dfabric-technology
雷鋒網(wǎng)雷鋒網(wǎng)雷鋒網(wǎng)
相關(guān)文章：
?臺積電3nm晶體管密度將提高15%，將代工蘋果A16，預計2021下半年量產(chǎn)
2nm研發(fā)取得重大突破！臺積電邁向GAA為什么比三星晚？
雷峰網(wǎng)原創(chuàng)文章，未經(jīng)授權(quán)禁止轉(zhuǎn)載。詳情見轉(zhuǎn)載須知。
