三星明年將成全球首個(gè)提供3D SiP的代工廠，3nm 2020年試產(chǎn)

本文作者：包永剛

2018-09-08 14:51

導(dǎo)語：三星最近在日本舉辦了三星鑄造論壇2018（Samsung Foundry Forum 2018，SFF），發(fā)布了幾個(gè)重要的信息。

雷鋒網(wǎng)消息，三星最近在日本舉辦了三星鑄造論壇2018（Samsung Foundry Forum 2018，SFF），發(fā)布了幾個(gè)重要的信息。除了重申計(jì)劃在未來幾個(gè)季度開始使用極紫外光刻（EUVL）開始大批量生產(chǎn)（HVM），同時(shí)重申計(jì)劃使用具有3納米節(jié)點(diǎn)的柵極FET（GAAFET），三星還將新的8LPU工藝技術(shù)增加到其路線圖。另外，2019年開始提供3D SiP以及2020年開始風(fēng)險(xiǎn)生產(chǎn)3nm節(jié)點(diǎn)也都是亮點(diǎn)。

10納米節(jié)點(diǎn)

三星代工廠的總體路線圖于今年早些時(shí)候公布，因此在日本的SFF，三星重申其部分計(jì)劃，也進(jìn)行了一些修正，并提供了有關(guān)其未來計(jì)劃的一些額外細(xì)節(jié)。

首先，三星基于10納米工藝增加了被稱為8LPU（low power ultimate）的新工藝，根據(jù)三星的分類，這是一個(gè)為需要高時(shí)鐘頻率和高晶體管密度SoC準(zhǔn)備的工藝。8LPU是8LPP技術(shù)平臺(tái)的進(jìn)一步升級(jí)，可能會(huì)增加晶體管密度和提升頻率。三星的8LPP技術(shù)去年投入生產(chǎn) ，基于三星10納米節(jié)點(diǎn)的開發(fā)，與10LPP相比，更窄的最小金屬間距可減小10％的面積（同樣的復(fù)雜性），并且功耗降低10％（同樣的頻率和復(fù)雜性）。不過，三星沒有透露它如何在8LPP的基礎(chǔ)上提升8LPU，比如設(shè)計(jì)規(guī)則、新的庫以及最小金屬間距。

三星8LPP和8LPU技術(shù)面向需要比10LPC和10LPU工藝所能提供的更高性能或更低功率或更高晶體管密度的客戶，但無法獲得三星7LPP或更先進(jìn)的制造技術(shù)EUVL。 8LPU的風(fēng)險(xiǎn)生產(chǎn)將于2018年開始，預(yù)計(jì)明年將在韓國Giheung的Fab S1工廠開始大批量生產(chǎn)。

7LPP EUV正在進(jìn)行中

去年三星承諾在2018年開始使用7LPP生產(chǎn)芯片，看來，三星已經(jīng)開始制造7LPP SoC，但可能僅限于其母公司，因?yàn)槠銶PW（Multi-Project Wafer）服務(wù)時(shí)間表未提及7LPP。 7LPP生產(chǎn)技術(shù)將是三星代工廠的旗艦工藝，因此很可能首先用于三星的移動(dòng)SoC。同時(shí)，該工藝也適用于針對(duì)HPC，ML和AI芯片。例如，三星正在為定制芯片準(zhǔn)備專用IP，包括100 Gbps + SerDes等。

三星明年將成全球首個(gè)提供3D SiP的代工廠，3nm 2020年試產(chǎn)

在論壇上，三星表示已經(jīng)在韓國華城的Fab S3安裝了多個(gè)ASML Twinscan NXE：3400B EUVL步進(jìn)和掃描系統(tǒng)。當(dāng)然并未透露具體的數(shù)量，但它明確掃描儀的每日晶圓（WPD）性能符合其批量生產(chǎn)目標(biāo)。事實(shí)上，由于EUV將首次用于HVM，三星代工廠不傾向于將其擴(kuò)展到特定客戶的設(shè)計(jì)之外（三星和高通已經(jīng)為驍龍 5G SoC選擇了7LPP，將在2019年生產(chǎn)）。

三星明年將成全球首個(gè)提供3D SiP的代工廠，3nm 2020年試產(chǎn)

在三華工廠建立另一條生產(chǎn)線之后，三星將對(duì)EUV光刻技術(shù)的進(jìn)行擴(kuò)展，該生產(chǎn)線預(yù)計(jì)將耗資 6萬億韓元（約46.15億美元），預(yù)計(jì)將于2019年完工，并于2020年啟動(dòng)HVM。因此，三星使用EUVL設(shè)備的生產(chǎn)將會(huì)限制在一個(gè)工廠至少幾個(gè)季度，這或許也是三星代工廠開發(fā)8LPP和8LPU工藝的原因。

5/4nm 2019年的風(fēng)險(xiǎn)試產(chǎn)

當(dāng)華城的新生產(chǎn)線投入運(yùn)營時(shí)，三星承諾將開始風(fēng)險(xiǎn)試產(chǎn)5/4 nm節(jié)點(diǎn)。三星正在準(zhǔn)備5LPE，4LPE和4LPP技術(shù)，當(dāng)然也可能增加。根據(jù)三星迄今為止所披露的情況，它們將具有一定的相似性，這將簡化從5LPE到4LPP的遷移。

三星明年將成全球首個(gè)提供3D SiP的代工廠，3nm 2020年試產(chǎn)

三星在SFF 2018日本展示的一張幻燈片表明，三星預(yù)計(jì)使用5/4 nm節(jié)點(diǎn)的芯片將于2019年開始風(fēng)險(xiǎn)生產(chǎn)，這表明這些工藝技術(shù)將共存而不是相互跟隨。由于三星幾乎沒有理由設(shè)計(jì)競(jìng)爭性制造工藝，因此它的5LPE更有可能在2020年首先用于HVM，然后4LPE / 4LPP將使用隨后新增的EUV設(shè)備，除非三星的路線圖發(fā)生重大變化。

要記住的一件事，三星的5/4 nm將成為該公司使用FinFET晶體管的最后一個(gè)節(jié)點(diǎn)，這就是為什么它將成為未來許多年使用的“長”節(jié)點(diǎn)，就像今天使用的28nm技術(shù)。

3納米2020年風(fēng)險(xiǎn)生產(chǎn)

三星宣布的令人意外事件之一是在2020年開始使用其3納米節(jié)點(diǎn)進(jìn)行風(fēng)險(xiǎn)生產(chǎn)，這比之前的預(yù)期至少提前一年。三星的3納米將是第一個(gè)使用該公司自己的GAAFET實(shí)現(xiàn)的節(jié)點(diǎn)，稱為MBCFET（multi-bridge-channel FETs），并且至少包含兩種工藝技術(shù)：3GAAE和3GAAP（3nm gate-all-around early/plus）。

不過三星仍沒有公布3GAAE和3GAAP的任何目標(biāo)，很難說該公司何時(shí)會(huì)生產(chǎn)基于MBCFET技術(shù)的商用SoC。我們今天所理解的是兩種技術(shù)都依賴于EUVL，因此在使用之前，三星必須確保EUV提供必要的產(chǎn)量和性能。考慮到三星對(duì)ASML Twinscan NXE：3400B EUVL步進(jìn)掃描系統(tǒng)的性能表示滿意，并預(yù)計(jì)WPD生產(chǎn)率將進(jìn)一步提高，因此有可能將其引入3納米節(jié)點(diǎn)。

18FDS將于2019年風(fēng)險(xiǎn)生產(chǎn)

雖然距離GAAFET只有幾年的時(shí)間，但平面晶體管的技術(shù)不會(huì)隨處可見仍會(huì)不斷發(fā)展。三星代工廠將繼續(xù)支持FD-SOI技術(shù)，并將成為GlobalFoundries的22FDX和12FDX產(chǎn)品強(qiáng)大的競(jìng)爭對(duì)手。

三星代工廠打算在2019年開始使用其18FDS開始風(fēng)險(xiǎn)生產(chǎn)，所以HVM要到2020。該技術(shù)采用與三星14LPE / 14LPP相同的BEOL互連（即最初為其20納米平面工藝開發(fā)的BEOL），但采用了新的晶體管和FEOL。三星承諾，與其28FDS相比，18FDS將使性能提高20％（在相同的復(fù)雜性和功率下），功率降低40％（在相同的頻率和復(fù)雜度下），并且芯片面積減小30％。

特別重要的是，18FDS將支持RF和eMRAM，使得三星代工廠能滿足2020年及以后的5G時(shí)代RF和嵌入式存儲(chǔ)器的各種應(yīng)用需求。

3D系統(tǒng)級(jí)封裝在2019年提供

芯片封裝技術(shù)近來變得越來越重要，因?yàn)閷⑺衅骷傻絾蝹€(gè)處理器中變得越來越困難和昂貴。三星（與臺(tái)積電和GlobalFoundries一樣）已經(jīng)為復(fù)雜產(chǎn)品提供了許多封裝解決方案，例如用于移動(dòng)SoC的FOPLP-PoP和用于HBM2 DRAM芯片的I-Cube（2.5D）。明年三星將提供其3D SiP（系統(tǒng)級(jí)封裝）解決方案，使其能夠?qū)⒏鞣N器件封裝在一個(gè)面積很小的三維封裝中。

三星明年將成全球首個(gè)提供3D SiP的代工廠，3nm 2020年試產(chǎn)